GitHub - Massering/primitive-stack: Стек на логических элементах, описание на Verilog и схема в программе Logisim Circuit

Проверка verilog локально (из корня репозитория):

Также посмотреть логи можно в файле st_stack_3.csv. Проверяем значения на выходе только при CLK=1.

Примечание: вместо edge signal используйте signal

WIP

Name		Name	Last commit message	Last commit date
.github		.github
.gitignore		.gitignore
README.md		README.md
stack_behaviour.sv		stack_behaviour.sv
stack_behaviour_easy_tb.sv		stack_behaviour_easy_tb.sv
stack_behaviour_normal_tb.sv		stack_behaviour_normal_tb.sv
stack_logical_easy.circ		stack_logical_easy.circ
stack_logical_normal.circ		stack_logical_normal.circ
stack_structural.sv		stack_structural.sv
stack_structural_easy_tb.sv		stack_structural_easy_tb.sv
stack_structural_normal_tb.sv		stack_structural_normal_tb.sv
Рудаков_Максим_37_2.pdf		Рудаков_Максим_37_2.pdf