📷 JPEG Encoder FPGA IP Core

📅 最新更新 (2026/03/15)：2D-DCT已完成 —— 2D-DCT，流水线实现DCT。

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🧐 简介

本项目旨在开发一个高度可移植、可综合的 JPEG 编码器 IP 核，适用于 FPGA 和 ASIC 设计。编码器支持图像/视频流输入，输出符合 JPEG 标准的压缩码流。核心设计原则是模块化、参数化，便于集成到不同的图像/视频处理系统中。

当前进度聚焦于 DCT（离散余弦变换） 的前端处理：通过行缓存将串行像素流转换为 8×8 块，为二维 DCT 计算做好准备。

• 不出意外会做下去()

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✨ 特性

• 纯逻辑实现：采用标准 Verilog RTL 编写，无任何厂商专用原语，易于移植。
• 参数化设计：图像宽度、像素位宽等均可通过参数配置。
• 模块化架构：行缓存、DCT、量化、熵编码等模块解耦，便于独立验证和替换。
• 支持流式处理：输入像素流，内部流水线处理，输出块流。
• 当前已实现：
  • ✅ line_buffer：动态生成 8×8 无重叠像素块，兼容任意图像宽度（需为 8 的倍数）。
  • ✅ 2D-DCT Pipeline：流水线实现2D DCT，实现原理参照论文。

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更新日志

[2026-02-27] 行缓冲模块完成

• 创建仓库，规划 JPEG 编码器架构（架构图待更新）。

• 实现 line_buffer，支持将输入图像分割为无重叠 8×8 块。

• 添加参数化图像宽度和像素位宽。

• 编写基础测试平台，验证功能正确性。

• 延迟估算：7×IMG_WIDTH + 16 周期（待仿真确认）。

[2026-03-01] 1D-DCT pipeline正在进行

[2026-03-15] 2D-DCT pipeline完成

参考以下两篇论文：

E. D. Kusuma and T. S. Widodo, “FPGA implementation of pipelined 2D-DCT and quantization architecture for JPEG image compression,” in Proceedings of the 2010 International Symposium on Information Technology (ITSim), Kuala Lumpur, Malaysia, 2010, vol. 1, pp. 1–6.

M. Kovac and N. Ranganathan, “JAGUAR: A fully pipelined VLSI architecture for JPEG image compression standard,” Proceedings of the IEEE, vol. 83, no. 2, pp. 247–258, Feb. 1995. doi: 10.1109/5.364464.