Bem-vindo ao repositório SystemVerilog! Este repositório contém uma coleção de projetos e exemplos desenvolvidos em SystemVerilog, abrangendo circuitos digitais, simulação e implementação em FPGA, os projetos foram desenvolvidos para fins educacionais e experimentais e incluem uma variedade de circuitos digitais e sistemas mais complexos.
Aqui está uma visão geral dos projetos incluídos neste repositório:
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ALU (Unidade Lógica e Aritmética): Implementação de uma Unidade Lógica e Aritmética (ALU) para operações básicas aritméticas e lógicas.
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ComparadorMagnitude-FluxoDeDados: Comparador de magnitude com fluxo de dados.
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ComparadorDeMagnitude: Implementação de um comparador de magnitude.
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Contador4b: Contador de 4 bits.
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Deslocador: Módulo de deslocamento de bits.
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RegDeslocador: Registrador com capacidade de deslocamento.
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Registrador4b: Registrador de 4 bits.
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Somador4bits: Somador de 4 bits.
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SomadorCompleto (Abordagem Estrutural): Somador completo implementado usando abordagem estrutural.
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adder4b: Somador de 4 bits.
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mux2x1: Multiplexador 2x1 com largura de 4 bits.
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mux8x1case: Multiplexador 8x1 utilizando estrutura de case.
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somadorcompleto (Fluxo de Dados): Somador completo implementado com fluxo de dados.
Para começar a usar os projetos deste repositório, você precisará do seguinte:
- Quartus Prime ou outro software compatível para a compilação de projetos em SystemVerilog.
- ModelSim para simulação e verificação dos designs.
- Uma FPGA compatível, para implementação dos projetos.
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Clone o repositório para o seu ambiente local:
git clone https://github.com/lucasxavier9/systemverilog.git
Contribuições são bem-vindas! Se você tiver sugestões de melhorias, novos projetos ou correções, sinta-se à vontade para abrir um pull request ou relatar um problema.
Este projeto está licenciado sob a Licença MIT. Consulte o arquivo LICENSE para mais detalhes.