Лабораторная работа 3

Цель работы

Цель этой работы — получение навыка структурного описания схем на языке SystemVerilog, исследование влияния структуры на быстродействие. Анализ быстродействия полученной схемы, выделение критического пути. Дополнительно можно иллюстрировать различие структурного и поведенческого описания.

---

Задание

Необходимо спроектировать и описать на SystemVerilog 32-битный компаратор целых беззнаковых чисел.

Предметная постановка

Модуль должен принимать два входа: input logic [31:0] a input logic [31:0] b и формировать три выхода: output logic gt output logic eq output logic lt когда a больше b, a равно b и a меньше b соответственно. Выходы должны быть взаимоисключающими, в каждый момент времени активен ровно один выходной сигнал.

###Требование: Способ проектирования - только описание структуры. Используется только assign, если требуются дополнительные проводники, они описываются типом logic. Запрещено использовать операторы == != < > <= >= для сравнения целых векторов. Запрещено использовать:

• always
• always_comb
• if
• case

Можно (и нужно) использовать:

• оператор assign;
• побитовые операции (&, |, ^, ~);
• редукционные операции (|vector);
• конструкцию generate.

---

Идея схемы

Сравнение чисел разумно проводить, начиная со старшего бита (MSB). Как только найден первый различающийся бит, можно принять решение: если a[i]=0, b[i]=1 → a < b; если a[i]=1, b[i]=0 → a > b. Если различий нет — числа равны.

Порядок выполнения

1. Вам предоставлен готовый файл проекта:

   vivado/comp.xpr
   

   и шаблон кода

   comp.sv
   

   В нем уже приведено описание интерфейса модуля — список входных и выходных сигналов.

2. После описания интерфейса добавьте описание структуры схемы. Учитывайте ограничения, указанные выше.

---

Проверка схемы

После описания логики:

1. Перейдите в RTL Analysis → Schematic.
2. Посмотрите, какая логическая схема была синтезирована.
3. Ответьте для себя:
   • какие логические элементы используются?
   • соответствует ли схема ожидаемой логике?

---

Быстрая проверка решения

Для проверки корректности работы используется симуляция.

• Тестбенч tb_comp.sv уже подготовлен.
• Найдите его в окне Sources и откройте.
• Пока изменять тестбенч не нужно.

Рекомендуемый порядок:

1. Внимательно прочитайте код тестбенча.
2. Для лучшего понимания можно скопировать его в ChatGPT и попросить:
   • объяснить, что делает этот код;
   • как он работает;
   • зачем нужен каждый его фрагмент.
3. Если что-то непонятно — задайте дополнительные вопросы.
4. В панели Flow Navigator выберите Behavioral Simulation.
5. После завершения симуляции:
   • откройте вывод в Tcl Console;
   • проанализируйте результаты.

Корректно ли работает схема?

Синтез схемы и исследование ее свойств

1. Перейдите в Synthesis → Run Synthesis.
2. Если синтез завершился неуспешно, исправьте ошибки и повторите синтез.
3. Отметьте, сколько логических ячеек использовано (Synthesis → Report Utilization или закладка Design Runs ).
4. В панели Flow Navigator выберите Simulation → Post-Synthesis Timing Simulation. Теперь симуляция будет выполнена с учетом задержек в каждом использованном логическом элементе. Директива `timescale в начале файла задает точность симуляции: величину "единицы времени" и через слэш - дискретность вычислений, в нашем случае "единица отсчета" -0 наносекунда, точность измерения - пикосекунда.
5. После завершения симуляции:
   • откройте вывод в Tcl Console;
   • проанализируйте результаты.

---

Вывод временных диаграмм

1. Откройте окно с файлом .wcfg, где результаты симуляции представлены в виде временной диаграммы.
2. Научитесь пользоваться кнопками изменения масштаба, поиска моментов изменения определенного сигнала.
3. Измерьте время от подачи новых данных на вход компаратора до появления на выходе верного результата.

---

Что сдается: репозиторий GitHub Classroom

---

Дополнительное задание

1. Разрядность компаратора и его быстродействие

1. Измените разрядность входных чисел до 128. Чтобы код выглядел профессионально, используйте директиву parameter N = 128.
2. Измените разумным образом тестовые данные. Как изменится время работы компаратора? Подберите тестовые данные так, чтобы время работы было максимально возможным.

---

2. Синтезатор Vivado против сделанного руками цепочечного компаратора

Закомментируйте написанный вами код модуля comp. Замените его на assign gt = (a > b) и так далее. Теперь Vivado самостоятельно создаст компаратор. Тестбенч, естественно, менять не нужно - интерфейс модуля не изменился. Повторите синтез и Post-Synthesis Timing Simulation. Сравните количество использованных ячеек и быстродействие схемы.