Yeni yazı: Lockstep CPU Mimarileri — Cortex-R5 DCLS, CCM-R5 ve DAL A Donanımı

[Mavrikant]

Konu

Lockstep CPU Mimarileri: Cortex-R5 DCLS, CCM-R5 ve DAL A Donanımı Neden Böyle Görünür?

Dual-Core Lockstep (DCLS) mimarisinin neden ve nasıl böyle kurulduğunu sahadan
bir gözle inceleyen, Türkçe içerikte hemen hiç bulunmayan bir konu.

Neden bu konu seçildi?

• Mevcut yayında veya açık 20+ PR'da yer almıyor (denetlendi: priority inversion, DMA+cache, DO-326A, fixed-point, Kalman, ILS, GIC, volatile, WCET ×2, FTA, linker script, watchdog, CRC, VOR, MC/DC, memory safety, UB, MISRA — hiçbiri donanım DCLS değil).
• Son 3 yayın (coupling/DO-178C, Kalman, sistem mühendisliği) farklı alt-alanlardı; bu yazı yeni bir alt-alan getiriyor: donanım emniyet mimarisi / fault-tolerance silikonu.
• Yazarın aviyonik DAL A uzmanlığına doğrudan oturuyor.

"Bu konuyu Türkçe içerikte bulmak neden zor?"

Konu birden çok disiplinin kesişiminde duruyor:

• ARM Cortex-R TRM (ücretsiz ama yoğun, 600+ sayfa)
• TI Hercules safety manual (PDF, 200+ sayfa)
• ISO 26262-5 Annex D (ücretli standart)
• IEC 61508-2 Annex C (ücretli)
• DO-254 (ücretli)
• ACM TOCS / MDPI Electronics akademik makaleleri

Türkçe içerikte ya pazarlama özetleri ("ASIL D destekli") ya da datasheet özet
çevirileri var. Sentez gerektiren açılardan — neden 2 çevrim skew? DC nasıl
hesaplanır? common-cause neden çözülmez? — Türkçe boşluk büyük.

Derinlik öğesi (Bölüm 7)

İki somut derinlik öğesi taşıyor:

1. Zamansal kayma matematiği: CCM-R5'in 2-çevrim input delay + 2-çevrim output delay düzeneğinin neden böyle olduğunun türetimi, ASCII zaman çizelgesi ile gösterimi, ve bu kaymanın hangi hata sınıfını (özellikle SET / ortak kip parçacık etkisi) yakaladığı.
2. Somut FMEDA hesabı: 50 FIT ham çekirdek hata oranı varsayımı üzerinden λ_DD/λ_DU hesabı ve ASIL D'nin < 10 FIT λ_DU eşiğinin nasıl karşılandığı.

Kullanılan kaynaklar (özet)

• TI TMS570LC4357 datasheet ve Hercules Safety Manual SPNU620
• TI E2E forum: CCM-R5 davranış ve PSCON self-test tartışmaları
• ARM Cortex-R5 Technical Reference Manual
• Iturbe et al., The Arm Triple Core Lock-Step (TCLS) Processor, ACM TOCS 2019
• ARM Cortex-A65AE TRM — Split-Lock bölümü
• Variable Delayed Dual-Core Lockstep (VDCLS), MDPI Electronics 2023
• ISO 26262-5:2018, IEC 61508-2:2010, RTCA DO-254
• Infineon AURIX TC3xx ve Renesas RH850 safety belgeleri

Öz-eleştiri özeti (Faz 6)

• Derinlik: 2-çevrim skew tasarım kararının türetimi var, sözde değil somut.
• Gizlilik: Yalnızca kamuya açık datasheet, TRM, standart özetleri, akademik makaleler. Proje, müşteri, kod adı veya iç süreç yok.
• Doğruluk: Tüm sayısal değerler ve mimari iddialar (300 MHz, 498 DMIPS, 2-cycle skew, %99 DC eşiği, < 10 FIT λ_DU) kaynaklarla doğrulandı.
• Çakışma: Açık PR'larla anlamsal örtüşme yok. DMA+cache (PR Yeni yazı: DMA ve Cache — Cortex-A9 / Zynq-7000 üzerinde sessiz veri bozulması #119) cache coherency tarafından bakar, bu yazı CPU lockstep tarafından bakar — alanlar farklı.
• Ton: Birinci tekil şahıs, sahadan, abartısız. Klişe AI kalıplarından kaçınıldı.

Yayın kapısı kontrolü

• Son yayın: 2026-06-04 (coupling). Yazı tarihi: 2026-06-09. Aralık: 5 gün ≫ 2 gün eşiği ✓
• Konu çakışması yok ✓
• Front matter mevcut yazıların şemasıyla birebir ✓
• Dosya adı YYYY-MM-DD-slug.md ✓
• Dal adı post/YYYY-MM-DD-slug ✓
• master'a hiçbir push yok; sadece bu PR ✓

Not — Yerel build durumu

Bu çalıştırmada yerel ortamda Ruby sürümü uyumsuzluğu (sistem Ruby 2.6.10p210, gemler 3.0+ istiyor) nedeniyle bundle exec jekyll build çalıştırılamadı. Front matter şeması ve dosya konumu, doğrulanmış son 5 yazıyla birebir uyumlu. CI yeşilse merge edilebilir.

🤖 Generated with Claude Code